Cerebras：如何造一颗盘子大的芯片？

同步观看解说视频：https://www.youtube.com/watch?v=d469pDy8OKA

上图所示， WSE-3， 是世界上最大的单片芯片，也是这篇文章的主角。第一次看到它的时候，我确实有点被「棒喝」住了：视觉冲击太大，脑子里一下冒出十万个为什么，比如：

为什么要造这么大一块芯片？

这么大一块 怎么 造出来？

它会遇到 什么 工程难题，又是怎么解决的？

这篇用视频、图片和文字一起讲清楚，它为什么要这么大，以及制造它必须翻过的三堵工程高墙。

一切的基础：WSE-3 芯片

Cerebras 的主要产品 WSE-3，是用一整张 12 寸晶圆做成的「超巨型芯片」。普通芯片生产时会把裸片一颗颗切开，而 Cerebras 则反过来——把裸片一颗颗用电线 连起来，让原本的切割线变成连接相邻裸片的数据通道。每行走线、每列也走线，整张晶圆被焊成一张不切割的 2D 网格：一共 84 块裸片，每块约 10000 个核心，每个核心一半是 48 KB 的 SRAM、一半是逻辑电路。

这种跨芯片连接是个新鲜玩意儿。它的专利里列了五种实现方案，我们以第一种为例讲讲。

要理解它，先回顾一般的光刻工艺：一整片圆形硅片叫 晶圆；晶圆上做好的一块块电路叫 裸片；光刻时，光刻机把电路图案放在光掩膜上再投影到晶圆表面，而掩膜中心是和各裸片中心对齐的。

而这个专利的创新，是让光掩膜沿 X 或 Y 轴移动一点距离，对裸片做 偏移曝光，从而在相邻裸片之间形成连线。它完全复用了原有的光刻工艺，只是改了曝光位置，因此跨裸片通信远比传统的芯片间通信高效。

第二个不走寻常路的地方，是让每个核心里的 SRAM 与逻辑电路共存，而不是走 GPU 的老路。GPU 的绝大部分数据住在片外的 HBM 里，要经过硅中介板和多层焊点才能取到。而 WSE-3 的算力与存储在同一块裸片内、用铜线相连，带宽因此暴涨：主存带宽近 21,000 TB/s，而 B200 是 8 TB/s、H100 是 3.35 TB/s，差了几千倍。

内存墙与 roofline 模型

增加内存带宽能解决一个关键问题： 不要让计算核心等数据。大模型推理里，每生成一个 token 都要读取大量权重，很多时候瓶颈不是「算不动」，而是「数据喂不快」。这就是最经典的 内存墙 问题。

描述它最有名的模型叫 roofline model，它论述了三个量之间的关系：算力（FLOP/s）、带宽、以及 算术强度 （每搬一字节能做多少次运算）。 这里面的算力和带宽都比较好理解，算力，指的是FLOP/s，每秒浮点运算次数，它一般由计算单元数量、频率、每个周期运算量、数据精度等决定。带宽，指的是内存系统每秒能把多少数据送到计算单元上。算术强度是什么呢？它是FLOP ÷ Bytes_moved —— 即每搬一字节数据能做多少次运算。这个数重要的原因是，它决定了计算的实际峰值。Roofline equation中，计算性能由峰值算力，或者带宽 x 算术强度，两者的最小值决定。

Achievable performance = min( peak FLOPs, BW × 算术强度 )

怎么理解这个公式呢？看图，纵轴是计算峰值速度，横轴是算术强度。上面的横线是计算的peak FLOPS。下面的斜线中，斜率是带宽。ridge是两条线的交点，也是memory-bound与compute-bound的分界点。在ridge左边，你可以通过增强算术强度来达到更高的算力，这说明GPU算力吃不满，瓶颈是内存带宽。在ridge右边，就算增强更多的算术强度，也会被算力峰值所限制。这说明内存已经能喂饱计算单元，瓶颈变成峰值算力。

而所谓内存墙问题，说的就是AI芯片所运行的任务，位于ridge的左边，也就是memory-bound。而大多数的AI推理场景，都位于ridge的左边。

AI推理大概是怎么工作的呢？在生成第 N 个 token 的时候，要读整个模型的权重 + 之前token 的 KV cache，只为算一个 token 的输出。这里明显计算少、数据搬运多。在一些模型的场景里，计算峰值的释放率甚至不到百分之零点几。这个洞察使很多厂家纷纷下场，比如Groq公司的芯片LPU，TPU专门为推理设置的芯片TPU 8i，还有WSE-3等，都想尽办法，加强内存带宽，使得算力的性能能够尽可能地释放。

失败的旧梦，来到了合适它的时代

造大芯片这个梦，几十年前就有人做过。

上世纪 80 年代，Gene Amdahl——IBM System 主机的核心设计者——就想直接做一颗接近晶圆级的「超级芯片」，把大部分数据留在处理器本身。他的公司 Trilogy 融了当时硅谷史上罕见的 2.3 亿美元。但公司八字不太好：建厂遇上暴雨、空调受损、洁净室进灰；高管患脑瘤去世；Amdahl 本人还卷入车祸和法律纠纷。当年的封装、散热、测试工艺又远不成熟，这事最终黄了。

几十年后，这个失败过的旧梦，终于等到了合适的时代。但技术上依然困难重重。Cerebras 的招股书上就颇为煽情地写道：

Nobody knew how to yield a chip 58 times larger than the leading GPU.

Nobody knew how to deliver power to a chip the size of a dinner plate without melting the motherboard.

Nobody knew how to package such a big chip without cracking it.

Nobody knew how to cool a chip of this size, with air or water, without the coolant getting warm before it reached the other side.

Nobody knew, and we didn't know.

—— Cerebras 招股书（S-1）

那接下来呢，我们就跟随着这几段话，去拆解一下大芯片制造的难点，以及困难是被怎样克服的。

第一难点 —— 良率

yield，良率，就是生产出来的芯片里，合格芯片的比例。

大家都玩过扫雷吧？地图越大，藏的雷越多。在一小块 3×3的格子里,可能一颗雷都没有，你轻松通关。可要是把地图放大到整个屏幕,雷必然遍地都是。芯片也一样——晶圆越大,里面的缺陷也多越多。缺陷是没法避免的——灰尘掉落、化学不均匀、光刻偏差，都会造成缺陷，传统的芯片设计中，一般会把坏的裸片进行降级卖或报废。但是对于大芯片来说，这种策略肯定不奏效，一万张晶圆里，挑不出一张是完好的。

为了解决这个问题，Cerebras采取了几招。

首先，它把每颗核心做的非常小，只有0.05平方毫米。这样的话，如果一颗核心有坏点，需要报废，它所波及的范围至少没有这么大。对比来说呢，GPU 上坏一个点，就得关掉一整个单元，这个单元的面积（6.2平方毫米）比WSE-3 上被关掉的核心面积大得多。

另外，它们保留了大概7%左右的核心作为冗余，在生产测试过程中，发现一些核心坏的时候，就会重新配置通信网络，绕开坏点，使用冗余通信路径。

通过这种方案，它们不仅启用了93%的的核心，还实现了将近100%的良率。

第二难点 —— 供电

Cerebras为它们的大芯片定制了一个服务器，叫CS-3。它提供了芯片运行所需的电力、散热、互联、系统管理。一台CS-3整机功耗为25kW，大约需要25000A的电流。

25000A 是什么概念？家用电闸大概能承受约40A的电流，25000 A约等于625个家庭的总电闸全开、电流加在一起。也就是说，一个小区的瞬时用电电流，都集中在一台服务器上。

这么大的电流，需要通过分层降压的方案，远处用高电压小电流，快到芯片才一级级降到约1V的电压、把电流放大。

电流快到芯片的时候，采取了一种比较先进的供电方案，叫做Vertical Power Delivery，垂直供电。

为了与横向供电做对比，大家可以先看这块AMD的GPU芯片，中间就是AMD的GPU，而右边这几排，是负责供电的，这些供电单位会把电压一步步降下来，最终降到GPU适合工作的范围。我们可以看到这里的供电是横向的，而且电线需要在PCB板上以很大的电流跑一段距离才会供电到GPU。

但是对于25000 A这么大数字的电流，这个方案至少有两个比较严重的缺陷。首先，如果电压在封装外部转换完了，最终以大电流、小电压的形式走了比较长的一段距离，那么由于电压已经很低，压降，也就是电压被这段线路“消耗掉”的部分，它的容忍度就很小。根据压降的公式计算（Vdrop = I × R），在25000A 下，哪怕路径电阻只有0.00001欧姆，那么压降也有0.25V。芯片的核心电压在1V左右，那么0.25V的消耗，就算25%的电压损失。

另外，这些掉了的电压，会转换为热量。根据功率的公式（P=IV），这0.25V的消耗，会产生0.25V * 25000A=6250W的热量，产生很大的局部热量。

所以，为了使最后一段供电的路径尽量的短，Cerebras用了Vicor的供电方案，它把最后一级供电模块，也就是那个把电压调小的转换器，做得离 GPU 的封装非常非常的近，这样就减少了大电流要传输的距离。同时，它用垂直供电代替了横向供电，也就是说把电流转换器直接放在处理器下方，相对于横向供电来说进一步减短了传输的路径。

第三难点 —— 散热

25kW的大功率机器，散热也是个大问题。一般数据中心的服务器散热，分为风冷和液冷两种。因为空气的携热能力比较弱，而液体的携热能力强得多，所以高功耗、高热密度场景更适合液冷。而WSE-3的超大面积，又给液冷加上了独特的挑战。

首先，大多数物体受热都会产生一定的膨胀。热膨胀的基本公式是ΔL=α⋅L⋅ΔT，这里：

• ΔL：长度变化
• α：材料的热膨胀系数
• L：原始长度
• ΔT：温度变化

物体受热后的长度变化，与原始长度成正比。因此，普通 GPU的裸片小，热胀冷缩有限。而尺寸放大后，哪怕温差不大，膨胀位移也会变得很明显。在芯片封装中，几十微米的膨胀都会导致危险的后果，因为芯片里的互连、焊点等本来就是微米级甚至更小的尺度。

而且，这么大一块晶圆，不同地方的温度有高有低，温度一不均匀，不同区域热膨胀长度不同，就会产生机械应力。热的地方，想膨胀更多，而冷的地方，则限制了这种张力，内部互相拉扯，晶圆可能会出现翘曲。

但其实，最最危险的一点，在于热膨胀系数。在上面的公式中，这个α，就是材料的热膨胀系数，它表示温度每升高 1°C，材料长度相对于原长度会增加多少。硅的热膨胀系数比较低，大约2–3 ppm/°C，而铜和PCB的热膨胀系数更高，大约15-17ppm/°C。假设两种材料升温60摄氏度，膨胀差能达到160 μm，这大约是一根人头发的厚度，但足以把焊点撕裂、把封装拉碎。对比起来，普通GPU的裸片只有 3 cm，同样温度升高，膨胀差距才几μm，焊点的弹性能够消化。

这些挑战啊，促使Cerebras研发了一种非常独特的封装，它也是CS-3 的核心，Engine Block。它为 WSE-3 这整片晶圆级别的芯片固定并提供供电、冷却等方案。

在这个示意图里可以看到，它由冷板、芯片、PCB，以及它们中间的连接器构成。我们把它横过来看的话，冷板在最上方，PCB在最下方，芯片被夹在中间，芯片与PCB和冷板之间之间，由于热膨胀系数的不同，都采用了特殊的连接层。连接层的设计思路是，竖直方向负责干正事（要么传热、要么导电），横向留出「可滑动」的自由度去吸收热膨胀系数不同导致的形变。

比如说，他提到的在晶圆和铜板之间这层会滑动的热界面材料，在冷板那一面的材质，是铟（indium），负责导热，在晶圆那一面，是一层极薄的PTFE（也就是特氟龙），负责减少摩擦。晶圆和铜板压在一起，但没有焊接，可以互相滑动。

在晶圆和PCB之间，则用一层埋着导电颗粒的硅胶橡胶模连接。这些导电颗粒在竖直方向上互相接触，发挥导电的功能，水平方向上也能彼此滑动。

所以说，Engine Block 本质上不是一个普通封装，而是一个把供电、散热、机械支撑和信号连接全部重新设计过的支持晶片级芯片的系统。

定制化的包袱

说到现在啊，我们已经不知不觉地说了好几项创新了，比如：

• 芯片的面积
• 切割线改电路线
• 大芯片、高良率
• 极小的核心
• SRAM直接做在核心里，带宽极高
• engine block零焊点
• VPD垂直供电

等等等等。

它的这些创新，也实实在在带来了推理速度的飞升。在公开benchmark里，它的每秒output token数比GPU快了几十倍。不过说完它的技术创新，再说说它带来的代价——定制化。

首先，裸片之间的连接的技术落地，是Cerebras与台积电之间的独家合作，这点它在招股书里也承认：它专用工艺不易移植到另一家代工厂。那一旦台积电产能紧张，它就没有第二个可以选择的代工厂。

在供电方面，也很类似。之前说的垂直供电由Vicor公司提供，这种定制的电源提供服务，在短期内很难找到备胎替换。Vicor公司在Q1的earningcall中说道它们的产能已经到了极限，那如果Vicor的产能有一天跟不上，Cerebras也跟着被卡脖子。

在液冷方面，CS-3因为功率密度高，需要更低的进水温度，这意味着，运营商需要提供更大的泵、更粗的水管、冷却能力更强的CDU、更高流量的接头，这些都与标准的机房不兼容，需要额外定制。

这些事实都隐含着一个方向，那就是，Cerebras走的定制路线，会限制它的扩张速度。关键节点只有单一合作商、塞不进普通的商品机房、供电和液冷都需要重新定制。那能不能将它最终变成可规模化的供应链，会最终决定它的发展进程有多稳定。